Deklarasi Parameter

parameter dikenal seperti konstanta pada bahasa pemrograman secara umum. Parameter dapat dipanggil berkali-kali dalam skrip program. Parameter umumnya digunakan untuk mendeklarasikan lebar dari suatu variabel atau time delay. Penulisan parameter dalam Verilog mengikuti aturan berikut:

parameter <tipe> nama_konstanta = <nilai>;

Dalam verilog, tipe disini tidak masuk dalam salah satu tipe data seperti net atau reg (simak tutorial mengenai tipe data berikut). Tipe disini sifatnya adalah opsional (tidak harus ditulis secara eksplisit). Karena sifatnya konstan, tipe ini dapat berupa integer, time, real atau realtime. Jika ditulis, maka konstan akan mengikuti tipe data yang diberikan, dan jika tidak ditulis maka Verilog akan mengambil salah satu tipe seuai dengan nilai yang diberikan. Konstan tidak dapat dimodifikasi selama runtime, namun dapat diubah menggunakan defparam saat kompilasi (saat ini tidak kita bahas).

Berikut contoh penggunaan parameter:

parameter LEBAR_DATA = 32;           //mendeklarasikan konstanta LEBAR_DATA sebesar 32. 
parameter DATA_IN = 8'b1010_0101;    //DATA_IN dideklarasikan dalam format biner
parameter foo = 4, data = 8;         //dua paremeter dideklarasikan 

Ketika digunakan, parameter di atas dapat dipanggil, misalnya:

wire [LEBAR_DATA-1 : 0] BUS_1      //kita mendeklarasikan variabel BUS_1 dengan bertipe wire sebesar 32-bit.
                                   //ingat, kita kurangi LEBAR_DATA dengan 1 karena indeks berakhir di nol agar lebar tepat 32-bit

Demikian tutorial kali ini. Semoga bermanfaat.