[TUTORIAL - Verilog] Membentuk dan Mengakses Array
Membentuk Array
Array dapat digunakan untuk mengelompokkan elemen-elemen ke bentuk multidimensi sehingga mudah untuk dilakukan operasi. Array juga dapat dibayangkan sebagai "vektor dari vektor". Vektor-vektor yang tergabung ke dalam array memiliki dimensi yang sama. Untuk mendeklarasikan array, tipe element dan ukurannya harus dideklasikan dahulu sebelum nama dan ukuran dari array. Tipe data yang diperbolehkan untuk array pada Verilog adalah reg, wire, integer, dan real.
Berikut aturannya:
<tipe_elemen> [<indeks_MSB> : < indeks_LSB>] nama_array [<indeks_awal_array> : <indeks_akhir_array>] ;
Berikut beberapa contoh deklarasi array dalam Verilog:
reg [7:0] mem [0:127] //array dengan nama mem dengan lebar 128 bertipe data reg, yang masing-masing 8-bit integer buff[1:16] //array dengan nama buff dengan lebar 16 bertipe data integer, yang masing-masing 1-bit wire [15:0] data[0:1][0:3] //array dua dimensi dengan nama data, bertipe wire 16-bit
Mengakses Array
Untuk mengakses nilai, maka nama array ditulis terlebih dahulu, diikuti oleh indeks dari elemen . Berikut contoh mengakses element sesuai dengan deklarasi diatas:
mem [99] //mengakses elemen ke-100 dari array bernama mem (ingat indeks dimulai dari 0). Elemen ini berukuran 8-bit bertipe reg buff [15] //mengakses elemen ke-15 dari array bernama buff (ingat indeks dimulai dari 1). Elemen ini berukuran 1-bit bertipe integer data [0][1] //mengakses baris ke-0, kolom ke-1 dari array bernama data. Elemen ini berukuran 16-bit.
Demikian tutorial ini. Semoga bermanfaat.
Mari Gabung
Halo
, Ada yang ingin disampaikan? Jangan sungkan untuk gabung diskusi ini. Silahkan Login dulu atau Daftar baru.