Anda di sini

Pemrograman

[TUTORIAL - Verilog] Mengenal Module pada Verilog

Kusuma Wardana - 22 November 2019 06:34:28 0

Konsep Module

Semua sistem bahasa pemrograman dalam Verilog dibungkus oleh suatu module. Bayangkan module sebagai sebuah kotak hitam (blac-box). Sering dalam kotak hitam tersebut menerima suatu input dan menghasilkan suatu output tertentu. Di dalam kotak hitam tersebut, bayangkan saja ada suatu rangkaian komponen yang membentuk suatu sistem. Komponen-komponen yang membentuk sistem ini dikenal sebagai RTL. RTL memiliki kepanjangan Register Transfer Level. RTL adalah sebuah desain abstraksi, yang diprogram menggunakan HDL (Hardware Description Language, baik berupa Verilog, systemVerilog, ataupun VHDL, yang memungkinkan transfer data terjadi antar register. RTL dapat melibatkan tiga komponen utama, yaitu register, rangkaian kombinatorial, dan clock.Modul dapat memodelkan hal yang sangat sederhana (misalnya menyatakan logika sebuah gerbang NOT), sampai hal yang kompleks (misalnya untuk menyatakan inti dari suatu prosesor)

Asumsi saat ini module kita adalah untuk memodelan gerbang logika AND. Gerbang ini memiliki dua input, misal A dan B, dan sebuat output, misal Y. Sifat yang dibawa adalah Y = A.B. DImana output baru bernilai 1 (atau BENAR) hanya jika kedua input bernilai benar. Jika ada minimal salah satu input bernilai 0 (SALAH), maka output juga akan bernilai 0. Secara umum, kerangka yang digunakan untuk memodelkan modul adalah sebagai berikut:

module nama_modul (daftar_port dan definisi_port);
endmodule

Sebuah module diapit oleh sepasang kata kunci, yaitu module dan endmodule. Setelah kata kunci module, sebuah nama modul harus kita berikan, namun tidak boleh sama dengan kata kunci (keyword) yang dimiliki oleh Verilog. Arah dan tipe port didefinisikan di dalam tanda kurung setelah deklarasi nama module.

Berdasarkan aturan di atas, berikut ini diberikan contoh membuat modul untuk memodelkan gerbang AND:

module gerbangAND(input wire A,B,
                  output wire Y);
    assign Y = A & B;
endmodule


Cukup mudah, bukan? Sementara sampai di sini dulu pembahasan kita. Perlahan kita akan masuk ke tahapan yang lebih dalam di tutorial-tutorial berikutnya.

150
Image

Kusuma Wardana

I Nyoman Kusuma Wardana, yang akrab dipanggil Kusuma, lahir dan besar di Bali. Ia tinggal di Desa Wisata Ubud, dan lebih banyak melaksanakan aktivitasnya di Denpasar. Profesinya adalah sebagai staf pengajar di Jurusan Teknik Elektro, Politeknik Negeri Bali. Saat ini Ia menjadi salah satu penulis di tutorkeren.com.

Artikel Menarik Lainnya
Mari Gabung

Halo Emo 51 , Ada yang ingin disampaikan? Jangan sungkan untuk gabung diskusi ini. Silahkan Login dulu atau Daftar baru.